一、单位简介：

作为业界领先的集成电路设计公司之一，澜起科技致力于为云计算和人工智能领域提供高性能芯片解决方案。公司在内存接口芯片市场深耕十余年，先后推出了DDR2、DDR3、DDR4系列高速、大容量内存缓冲解决方案，以满足云计算数据中心对数据速率和容量日益增长的需求。澜起科技发明的DDR4全缓冲“1+9”架构被JEDEC采纳为国际标准，其相关产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。

2016年以来，澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。基于津逮®CPU及澜起科技的安全内存模组而搭建的津逮®服务器平台，实现了芯片级实时安全监控功能，为云计算数据中心提供更为安全、可靠的运算平台。此平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。

澜起科技成立于2004年，总部设在上海并在昆山、澳门、美国硅谷和韩国首尔设有分支机构。

2019年7月22日澜起科技成功在上交所科创板上市，股票代码：688008，成为首批科创板上市企业中市值最高的集成电路企业。 

欲了解更多信息，欢迎访问公司官网：e– 

二、招聘需求

招聘岗位：

工作地点：昆山开发区夏东街628号

Analog Design Engineer 模拟设计工程师

-Design, evaluate and verify analog/mixed circuits；

-Work closely with layout engineer for layout implementation； 

Digital Design Engineer 数字设计工程师

-Write RTL coding for block or top level；

-Do IP level synthesis / timing analysis / formality check / CDC check /Code coverage check； 

Design Verification Engineer 设计验证工程师

-Create verification plans with designers;

-Develop DV architecture and verification environment;

-Verification execution and sign-off; 

Algorithm Engineer 算法工程师

-RD on algorithms related to deep learning;

-Support RTL implementation 

Test Engineer（Platform/IC）测试工程师

-Work on board level chip/system function verification and performance test. 

-Develop and merge the auto-test for chip test interface in server/bench. 

-Analyze bug of our product and failure of customer return. 

Hardware Engineer 硬件工程师

Software Engineer 软件工程师

-Linux driver development

- software application for chip

-Toolkit development for chip/system test/validation. 

Test Development Engineer 测试开发工程师（ATE）

- Develop ATE test hardware + software to support IC design and production; 

Product Engineer 产品工程师

-Support product qualification (Characterization/Correlation/ESD/LU/LifeTest/CornerLot, etc) and maintain /enhance test yield and quality of devices in final test(FT) as well as wafer sort(CP); 

Packaging Engineer封装工程师

-Package design feasibility study to provide the more competitive package solution; Co-work with R&D team to optimize and generate the Bump map and Ball map.

-Responsible for completing package designs; review the design files with subcon and substrate vendor; generate the package simulation model. 

Foundry Process Engineer 晶圆工艺工程师

-Liaise with foundries for new prototypes, product tape-outs and device revision;

-Handling of line excursion issues, engineering lots and wafer RMA;

-Drive for Yield correlations, analysis and improvement activities with foundries.  

Failure Analysis Engineer失效分析工程师

-Failure analysis on package and silicon die related defects; 

具体安排请扫描下方二维码，点击招聘流程→宣讲行程获悉。 

三、应聘方式：

1. 网申投递：http:// style="font-size:16px;font-family:宋体">Email投递:hr@(邮件标题请注明：学校+学历+姓名+职位)

2. 扫码投递：

感谢您的关注！欢迎参加现场宣讲会，宣讲会现场可直接投递简历、进行笔试哦